Como resolver os problemas térmicos das embalagens de chips

  Os chips lógicos geram calor, e quanto mais densa a lógica e maior a utilização dos elementos de processamento, maior será o calor. ...
Os engenheiros estão procurando maneiras de dissipar com eficiência o calor de módulos complexos.

Colocar vários chips lado a lado no mesmo pacote pode aliviar problemas térmicos, mas à medida que as empresas se aprofundam no empilhamento de chips e em embalagens mais densas para aumentar o desempenho e reduzir o consumo de energia, elas estão lutando contra um novo conjunto de problemas relacionados ao calor.

Os chips de embalagens avançadas podem não apenas atender às necessidades de computação de alto desempenho, inteligência artificial, crescimento da densidade de potência, etc., mas os problemas de dissipação de calor das embalagens avançadas também se tornaram complexos. Porque os pontos quentes em um chip afetarão a distribuição de calor dos chips adjacentes. A velocidade de interconexão entre chips também é mais lenta em módulos do que em SoCs.

“Antes de o mundo entrar em coisas como multi-core, você estava lidando com um chip que tinha uma potência máxima de cerca de 150 watts por centímetro quadrado, que era uma fonte de calor de ponto único”, disse John Parry, chefe de eletrônica e semicondutores da Software Siemens para Indústrias Digitais. Você pode dissipar o calor em todas as três direções, para obter densidades de potência bastante altas. Mas quando você tem um chip e coloca outro chip próximo a ele, e depois coloca outro chip próximo a ele, eles "eles aquecem um ao outro. Isso significa que você não pode tolerar o mesmo nível de potência para cada chip, o que torna a temperatura térmica desafio muito mais difícil."

Esta é uma das principais razões para o lento progresso do empilhamento 3D-IC no mercado. Embora o conceito faça sentido do ponto de vista da eficiência energética e da integração - e funcione bem em 3D NAND e HBM - a história é diferente quando a lógica é incluída. Os chips lógicos geram calor, e quanto mais densa a lógica e quanto maior a utilização dos elementos de processamento, maior o calor. Isso torna o empilhamento lógico raro, o que explica a popularidade dos designs flip-chip BGA 2.5D e fan-out

 

 

01 Escolha o pacote certo

Para designers de chips, existem muitas opções de embalagens. Mas o desempenho da integração de chips é crucial. Componentes como silício, TSVs, pilares de cobre, etc., todos têm diferentes coeficientes térmicos de expansão (TCE), o que afeta o rendimento da montagem e a confiabilidade a longo prazo.

Se você abrir e fechar com uma frequência mais alta, poderá ter problemas de ciclo térmico. A placa de circuito impresso, as esferas de solda e o silício se expandem e contraem em taxas diferentes. Portanto, é normal observar falhas de ciclagem térmica nos cantos da embalagem, onde as esferas de solda podem rachar. Portanto, pode-se colocar um fio terra extra ou uma fonte de alimentação extra.

O pacote flip-chip BGA atualmente popular com CPU e HBM tem uma área de cerca de 2.500 milímetros quadrados. “Estamos vendo um chip grande potencialmente se transformar em quatro ou cinco chips pequenos”, disse Mike McIntyre, diretor de gerenciamento de produtos de software da Onto Innovation. “Portanto, você precisa de mais E/S para permitir que esses chips se comuniquem entre si. Assim, você pode alocar calor.

Em última análise, o resfriamento é um problema que pode ser resolvido no nível do sistema e apresenta uma série de compensações.

Na verdade, alguns dispositivos são tão complexos que é difícil substituir facilmente componentes para personalizar esses dispositivos para um campo de aplicação específico. É por isso que muitos produtos de embalagem avançados são usados ​​para componentes de volume muito alto ou com preço elástico, como chips de servidor.

02 Progresso na simulação e teste de módulos de chip

No entanto, os engenheiros estão procurando novas maneiras de realizar análises térmicas da confiabilidade do pacote antes da fabricação dos módulos embalados. Por exemplo, a Siemens fornece um exemplo de módulo baseado em ASIC duplo que monta uma camada de redistribuição fan-out (RDL) em um substrato orgânico multicamadas em um pacote BGA. Ele usa dois modelos, um para WLP baseado em RDL e outro para BGA em substratos orgânicos multicamadas. Esses modelos de pacote são paramétricos, incluindo a pilha de camadas de substrato e BGA antes que as informações do EDA sejam introduzidas, e permitem a avaliação antecipada do material e a seleção do posicionamento da matriz. Em seguida, os dados EDA foram importados e, para cada modelo, os mapas de materiais forneceram uma descrição térmica detalhada da distribuição do cobre em todas as camadas. A simulação final de dissipação de calor (ver Figura 2) considerou todos os materiais, exceto a tampa metálica, TIM e materiais de preenchimento.

 

  O diretor de marketing técnico da JCET, Eric Ouyang, juntou-se aos engenheiros da JCET e da Meta para comparar o desempenho térmico de chips monolíticos, módulos multichip, interpositores 2,5D e chips empilhados 3D com um ASIC e dois SRAMs. O processo de comparação mantém o ambiente do servidor, o dissipador de calor com câmara de vácuo e o TIM constantes. Em termos térmicos, 2,5D e MCM têm desempenho melhor do que chips 3D ou monolíticos. Ouyang e colegas da JCET projetaram uma matriz de resistor e um diagrama de envelope de potência (veja a Figura 3) que pode ser usado no projeto inicial do módulo para determinar os níveis de potência de entrada de diferentes chips e definir junções antes de simulações térmicas demoradas. Se a temperatura pode ser combinada de forma confiável. Conforme mostrado na figura, uma zona segura destaca a faixa de potência em cada chip que atende aos padrões de confiabilidade.

Ouyang explicou que durante o processo de design, os projetistas de circuitos podem ter uma ideia dos níveis de potência dos vários chips colocados no módulo, mas podem não saber se esses níveis de potência estão dentro dos limites de confiabilidade. Este diagrama determina a área de alimentação segura para até três chips em um módulo chiplet. A equipe desenvolveu uma calculadora automática de potência para mais chips.

 

03 Quantificar a resistência térmica

Podemos entender como o calor é conduzido através do chip de silício, placa de circuito, cola, TIM ou tampa da embalagem e usar métodos padrão de diferença de temperatura e função de potência para rastrear valores de temperatura e resistência.

"O caminho térmico é quantificado por três valores principais - a resistência térmica da junção do dispositivo ao ambiente, a resistência térmica da junção ao invólucro [no topo da embalagem] e a resistência térmica da junção ao placa de circuito", disse Ouyang do JCET. resistência térmica. Ele observou que, no mínimo, os clientes da JCET exigem θja, θjc e θjb, que eles usam no projeto do sistema. Eles podem exigir que uma determinada resistência térmica não exceda um valor específico e exigir que o design da embalagem forneça esse desempenho. (Consulte JESD51-12 da JEDEC, Diretrizes para relatórios e uso de informações térmicas de pacotes para obter detalhes).

 

  A simulação térmica é a maneira mais econômica de explorar a seleção e combinação de materiais. Ao simular o chip em condições de funcionamento, geralmente encontramos um ou mais pontos quentes, para que possamos adicionar cobre ao material base abaixo dos pontos quentes para facilitar a dissipação de calor; ou altere o material da embalagem e adicione um dissipador de calor. O integrador do sistema pode especificar que as resistências térmicas θja, θjc e θjb não devem exceder determinados valores. Normalmente, a temperatura da junção de silício deve ser mantida abaixo de 125 graus.

Após a conclusão da simulação, a fábrica de embalagens realiza um projeto de experimentos (DOE) para chegar à solução final de embalagem.

04 Selecione TIM

Em uma embalagem, mais de 90% do calor é dissipado através da embalagem, da parte superior do chip para um dissipador de calor, geralmente aletas verticais à base de alumínio anodizado. Um material de interface térmica (TIM) com alta condutividade térmica é colocado entre o chip e a embalagem para ajudar na transferência de calor. Os TIMs de próxima geração para CPUs incluem ligas de chapa metálica, como índio e estanho, bem como estanho sinterizado com prata, com condutividades de 60W/mK e 50W/mK, respectivamente.

À medida que os fabricantes fazem a transição dos SoCs para processos de chiplet, são necessários mais TIMs com diferentes propriedades e espessuras.

YoungDo Kweon, diretor sênior de P&D da Amkor, disse que para sistemas de alta densidade, a resistência térmica do TIM entre o chip e o pacote tem um impacto maior na resistência térmica geral do módulo embalado. As tendências de energia estão aumentando dramaticamente, especialmente para lógica, por isso nos concentramos em manter baixas as temperaturas das junções para garantir a operação confiável dos semicondutores. Embora os fornecedores TIM forneçam valores de resistência térmica para seus materiais, na realidade, a resistência térmica do chip à embalagem (θjc) é afetada pelo próprio processo de montagem, incluindo a qualidade da ligação e a área de contato entre o chip e o TIM. Ele observou que testar com ferramentas de montagem reais e materiais de ligação em um ambiente controlado é fundamental para compreender o desempenho térmico real e selecionar o melhor TIM para qualificação do cliente.

As lacunas são um problema específico. Parry, da Siemens, disse: "O uso de materiais em embalagens é um grande desafio. Já sabemos que as propriedades do material do adesivo ou da cola, e a forma como o material molha a superfície, afetarão a resistência térmica geral apresentada pelo material, isto é, a resistência de contato depende muito de como o material flui para a superfície sem criar imperfeições que criem resistência adicional ao fluxo de calor."

 

05 Lidando com questões de calor de maneira diferente

Os fabricantes de chips estão procurando maneiras de resolver o problema de dissipação de calor. Randy White, gerente de programa de soluções de memória da Keysight Technologies, disse: "O método de empacotamento permanece o mesmo, se você reduzir o tamanho do chip em um quarto, ele irá acelerar. Pode haver algumas diferenças de integridade do sinal. Por causa das chaves externas do pacote O fio de ligação entra no chip, e quanto mais longo o fio, maior a indutância, então há a parte do desempenho elétrico. Então, como você dissipa tanta energia em um espaço pequeno o suficiente? Esse é outro parâmetro importante que precisa ser estudado. ."

Isto levou a um investimento significativo em pesquisas de ponta sobre ligações, aparentemente com foco em ligações híbridas. Mas a ligação híbrida é cara e permanece limitada a aplicações do tipo processador de alto desempenho, sendo a TSMC atualmente uma das únicas empresas que oferece esta tecnologia. No entanto, as perspectivas de combinação de fótons em chips CMOS ou nitreto de gálio em silício são promissoras.

06 Conclusão

A ideia inicial para embalagens avançadas é que funcionem como peças de Lego - chips desenvolvidos em diferentes nós de processo podem ser montados juntos e os problemas térmicos serão atenuados. Mas isso tem um custo. Do ponto de vista do desempenho e da potência, a distância que o sinal precisa percorrer é importante, e os circuitos que estão sempre ligados ou precisam permanecer parcialmente abertos podem afetar o desempenho térmico. Dividir um chip em múltiplas partes para aumentar o rendimento e a flexibilidade não é tão simples quanto parece. Cada interconexão do pacote deve ser otimizada e os hotspots não estão mais limitados a um único chip.

As primeiras ferramentas de modelagem poderiam ser usadas para descartar diferentes combinações de chips, dando um grande impulso aos projetistas de módulos complexos. Nesta era de densidades de potência cada vez maiores, a simulação térmica e a introdução de novos TIMs continuarão essenciais.